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楼主: buley

[统计] 你是用VHDL还是用Verilog HDL?

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发表于 2012-11-1 16:29:58 | 显示全部楼层
两个都用!
发表于 2012-11-2 00:46:21 | 显示全部楼层
Verilog肯定多人用。
发表于 2012-11-2 14:06:20 | 显示全部楼层
VHDL的飘过
发表于 2012-11-5 22:17:30 | 显示全部楼层
看来还是verilog多谢
发表于 2012-11-7 17:01:43 | 显示全部楼层
主要用的是vhdl
发表于 2012-11-7 17:32:28 | 显示全部楼层
语言只是个工具  使用不困难
发表于 2012-11-14 09:10:59 | 显示全部楼层
还是用verilog的比较多啊
发表于 2012-11-14 14:23:58 | 显示全部楼层
之前用verilog 现在用VHDL。个人感觉verilog比较灵活,而VHDL太过严谨!个人觉得以后的趋势应该是verilog。因为verilog还在不断发展比如systemverilog,而VHDL貌似有些停滞不前了。最近才拿来的altera 的一个demo就是用verilog和systemverilog编写的。却没有VHDL版本
发表于 2012-11-26 16:10:45 | 显示全部楼层
感觉 verilog号
发表于 2012-11-28 20:47:32 | 显示全部楼层
verilog 歷史悠久
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