你是用VHDL还是用Verilog HDL？

bloodtea · 发表于 2012-9-28 15:25:11

是从VHDL入门的，后来长期使用verilog HDL。
工作中有时候会用到 VHDL

vvvhim · 发表于 2012-10-1 21:35:39

学校里教的是vhdl，不过自学了verilog，感觉verilog上手比较快，可能是有vhdl基础的原因吧

elfitarja · 发表于 2012-10-4 11:24:31

纠结于哪种语言有用么？说实话两种语言都差不多具体还得看你对具体电路设计方法的掌握语言只是一个实现方式

carloslos · 发表于 2012-10-4 16:45:45

还是喜欢用VHDL

liangyi790328_8 · 发表于 2012-10-5 14:49:39

我一直都是在用VERILOG

zhongjee · 发表于 2012-10-12 10:13:40

个人觉得Verilog要主流一些

housong · 发表于 2012-10-12 15:40:06

开始工作后就接触的VERILOG，语法简单，容易上手，挺方便的，虽说没有VHDL的语法严谨，使用久了，根据积累的经验，也能写出不错的代码；
相比之下，VHDL的语法比较严谨一些，不容易上手。

weigaozu · 发表于 2012-10-14 17:23:14

回复 1# buley

习惯VHDL了，呵呵

574920045 · 发表于 2012-10-18 17:41:52

不知道以后主流是哪个！！！！

kskfrank · 发表于 2012-10-19 16:49:40

本来是一直想学VHDL的，但是总是忙过去忘了。

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