一个verilog关于时钟的面试题

fengzhepianzhou

   

好想这个skew很小，也能自恢复吧。其实也是楼上用verilog写的模四计数器也差不多，菜鸟望指点！
RainskyXiang 发表于 2011-7-15 23:11

                               
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   顶这个，一看就是有想法的人，这个比verilog那个好很多

habc987

自恢复是不是要加复位信号

随风而逝123

长知识了，谢谢

fly_haopp

//div2
always @(posedge clk or negedge rstn)
if(~rstn)
  div2_clk <= 1'b0;
else
  div2_clk <= ~div2_clk;

//div4
parameter cnt_flip = (4>>1)-1;
always @(posedge clk or negedge rstn)
if(~rstn)
  div_cnt <= 'h0;
else if(div_cnt>=cnt_flip)  //auto recovery
  div_cnt <= 'h0;
else
  div_cnt <= div_cnt+1'b1;

always @(posedge clk or negedge rstn)
if(~rstn)
  div4_clk <= 1'b0;
else if(div_cnt==div_flip)
  div4_clk <= ~div4_clk;

So the clock latency from clk to divX_clk is tck->q

fly_haopp

   

好想这个skew很小，也能自恢复吧。其实也是楼上用verilog写的模四计数器也差不多，菜鸟望指点！
RainskyXiang 发表于 2011-7-15 23:11

                               
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    In logic design, it is not recommend to use clock as data.

fly_haopp

   

reg [1:0] cnt;
always @ ( posedge clk )
  begin
     cnt
night_cool 发表于 2011-7-5 23:52

                               
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agree with this one. It looks better.

qwer1215

15楼简单明了

qwer1215

   

好想这个skew很小，也能自恢复吧。其实也是楼上用verilog写的模四计数器也差不多，菜鸟望指点！
RainskyXiang 发表于 2011-7-15 23:11

                               
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    24楼也是很巧妙的设计

老阮

回复 35# fly_haopp


   不能这么说吧。你这里是用逻辑产生时钟，你用其他方法实现的话，不是照样有这样的结果。
   在我看来，24楼的方法就挺好。

老阮

回复 3# dlb05061131


   如果不考虑时钟到达寄存器的skew的话，输出时钟的skew应该只有Tco之间的差别了。