LDO/bandgap 问题 - Die-toDie 偏差的原因

KeepEasy · 发表于 2011-6-9 17:14:17

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LDO 流片出来，同一 Wafer 上的 Die-to-Die差异可以达到设计指标的 10 %，有些什么原因呢？关键的是哪个呢？

如果是运放失调，Mask既然一样，做出来的失调也会一样呀。

guang3000 · 发表于 2011-6-9 18:44:44

本帖最后由 guang3000 于 2011-6-10 00:26 编辑

一般而言，CMOS运放的主要失调是由随机失调引起的

gy118 · 发表于 2011-6-9 18:58:02

一个wafer不同区域的情况也是不同的啊，当然存在die to die的失调了

KeepEasy · 发表于 2011-6-10 11:34:59

一般而言，CMOS运放的主要失调是由随机失调引起的
guang3000 发表于 2011-6-9 18:44

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我以为运放失调是管子尺寸的制造差异呀（书上这么讲的），光罩做好之后，同一个Wafer的管子制造差异就不会太大了。那随机失调是什么引起的，请解释一下。

KeepEasy · 发表于 2011-6-10 11:38:38

一个wafer不同区域的情况也是不同的啊，当然存在die to die的失调了
gy118 发表于 2011-6-9 18:58

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我觉得工艺偏差不会导致LDO输出太大差异。电阻是比例的，对称版图设计之后，即使偏也影响甚小；MOS管Corner影响不大；三极管影响算比较大些，但是远不到 10%。

gy118 · 发表于 2011-6-11 16:05:42

回复 5# KeepEasy

MOS和电阻即使在layout上画的完全匹配，由于工艺的影响，也会存在随机误差，一般来说是和MOS及电阻的尺寸成反比，如果你在设计的时候没有考虑到这种随机误差，我觉得出现10%的偏差也是有可能的。不知道你采用的工艺是否提供蒙特卡洛分析需要的模型，没有的话可以手工计算一下运放offset。
MOS跑过corner不代表就是OK的，corner考虑的是所有的管子的性能朝一个方向产生偏移，但是没有考虑到MOS，电阻之间匹配的问题。

guang3000 · 发表于 2011-6-12 07:50:50

本帖最后由 guang3000 于 2011-6-12 07:56 编辑

运放的失配差的话，CMOS的bandgap做出来偏差个8%也不是不可能，可以根据CMOS运放的失配公式以及工艺表看看这个运放的3 sigma偏差是多少

KeepEasy · 发表于 2011-6-12 11:26:06

回复 KeepEasy

MOS和电阻即使在layout上画的完全匹配，由于工艺的影响，也会存在随机误差，一般 ...
gy118 发表于 2011-6-11 16:05

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LDO中的MOS管少，大家集中在很小的面积里，这些个管子之间的工艺Corner相差无几，我觉得同一个 Die上的管子可以按照同一Corner来看待。

此外，在光罩版（MASK）制好后，尺寸不匹配就基本固定了，不随机了，只有不同 Die 之间的工艺角不同。
而且，同一个 Wafer 的工艺角，根据 Foundry 的测试，其偏差不大。

KeepEasy · 发表于 2011-6-12 11:29:37

运放的失配差的话，CMOS的bandgap做出来偏差个8%也不是不可能，可以根据CMOS运放的失配公式以及工艺表看看这 ...
guang3000 发表于 2011-6-12 07:50

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光罩版（MASK）制好后，尺寸不匹配就基本固定了，如果运放失配，那么同一个 Wafer 上的所有 Die 的管子尺寸和电阻失配程度都差不多（因为 MASK 固定了），那么最终的电压差异又从何而来？想不通

sillier · 发表于 2011-6-12 17:41:42

你跑下蒙特卡洛分析就知道你的分布啦~
bandgap中心值的分布和LDO offset的分布

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