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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › IC验证 › IC验证资料 › Synopsys 《VMM for SystemVerilog》中文版

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楼主: lygany

[资料] Synopsys 《VMM for SystemVerilog》中文版

发表于 2011-7-1 21:35:32 | 显示全部楼层

thanks for your sharing!

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发表于 2011-7-2 15:21:17 | 显示全部楼层

多谢分享

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发表于 2011-7-5 21:21:03 | 显示全部楼层

xiexie fen xiang

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发表于 2011-7-7 15:24:10 | 显示全部楼层

中文？顶起，必须的

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发表于 2011-7-7 21:36:44 | 显示全部楼层

thanks for sharing

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发表于 2011-7-8 17:27:13 | 显示全部楼层

的确很珍贵...

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发表于 2011-7-9 11:35:37 | 显示全部楼层

卡看吧啊

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发表于 2011-7-9 12:19:45 | 显示全部楼层

thanks for sharing

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发表于 2011-7-11 15:43:14 | 显示全部楼层

看看看看

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发表于 2011-7-12 03:12:08 | 显示全部楼层

非常感谢。。

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