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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › 我整理的时序约束资料
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楼主: yjw_zj

[资料] 我整理的时序约束资料

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发表于 2013-1-4 12:35:29 | 显示全部楼层
又是eetop.cn_在FPGA设计环境中加时序约束的技巧
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发表于 2013-1-4 16:12:50 | 显示全部楼层
新手学习下。。。
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发表于 2013-1-5 08:01:43 | 显示全部楼层
~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~
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lzhp
发表于 2013-1-7 15:13:59 | 显示全部楼层
看看，学习学习！！！！
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发表于 2013-1-8 13:33:13 | 显示全部楼层
多谢分享拿走了。
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发表于 2013-1-8 14:07:23 | 显示全部楼层
下来看看
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发表于 2013-1-8 15:45:53 | 显示全部楼层
thanks a lot
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Sandeman
发表于 2013-1-28 15:00:03 | 显示全部楼层
多谢楼主分享
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发表于 2013-1-28 18:27:08 | 显示全部楼层
下载研究一下 感谢整理
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虫叔
发表于 2013-1-28 21:40:18 | 显示全部楼层
感谢分享，好好学习
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