用cadence仿真verilog_AMS，如何debug呀。

lw2015 · 发表于 2015-11-16 17:33:25

谢谢楼主恭喜发财

sonant · 发表于 2016-6-2 11:53:59

我用这个教程跑通了，教程里有个代码需要修正

ideal_dac的veriloga有一个设置逻辑高低判断的threhshold改成0.25可以看到最终模拟输出的ramp
parameter real logic_thresh=0.25（原来好象是2.5）
因为d_a里面逻辑高是0.5了，估计作者往改了

hitprince · 发表于 2016-8-26 16:39:11

谢谢分享

windwithgone · 发表于 2016-8-28 17:07:41

我可以说话吗

standin000 · 发表于 2016-9-3 12:48:07

多谢分享~~

wftao21 · 发表于 2016-9-3 19:40:01

回复 1# yeyuren

大牛，感谢！！

panjun8510 · 发表于 2017-4-21 15:15:02

11111111

子兰 · 发表于 2017-4-29 21:13:21

学习学习

suewe · 发表于 2019-8-12 19:36:58

Thx for ur sharing this material

kaoyanren · 发表于 2020-8-19 12:01:55

good ths!

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