设为首页收藏本站

在线咨询切换到宽版

eetop公众号

创芯大讲堂

创芯人才网

快捷导航

搜帖子

EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › Analog/RF IC 设计 › Analog/RF IC 设计讨论 › 关于serdes中PLL，CDR的 jitter peaking的问题

1 ... 10 11 12 13 14 151617 18 / 18 页下一页

返回列表发新帖

楼主: shaolongliu.pku

[讨论] 关于serdes中PLL，CDR的 jitter peaking的问题

发表于 2017-2-8 12:03:41 | 显示全部楼层

Thx for sharing

回复支持反对

发表于 2017-2-8 17:58:27 | 显示全部楼层

学习了

回复支持反对

发表于 2017-7-6 21:22:03 | 显示全部楼层

thnx!

回复支持反对

发表于 2017-7-7 08:32:51 | 显示全部楼层

回复 7# depend135

Thank you for sharing

回复支持反对

发表于 2017-7-7 09:53:26 | 显示全部楼层

谢谢分享

回复支持反对

发表于 2017-7-13 21:04:55 | 显示全部楼层

thnx!

回复支持反对

发表于 2017-8-23 15:37:20 | 显示全部楼层

謝謝誒, 看看

回复支持反对

发表于 2017-8-24 12:05:03 | 显示全部楼层

谢谢分享！！！

回复支持反对

发表于 2017-8-28 19:15:03 | 显示全部楼层

thanks for your share

回复支持反对

发表于 2018-2-3 17:09:42 | 显示全部楼层

回复 7# depend135

好人一生平安

回复支持反对

1 ... 10 11 12 13 14 151617 18 / 18 页下一页

返回列表发新帖

手机版| 小黑屋| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号京公网安备:11010502037710 )

GMT+8, 2025-6-5 02:06 , Processed in 0.117530 second(s), 5 queries , Gzip On, Redis On.

eetop公众号

创芯大讲堂

创芯人才网

快速回复 返回顶部 返回列表