设为首页收藏本站

在线咨询切换到宽版

eetop公众号

创芯大讲堂

创芯人才网

快捷导航

搜帖子

EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › SV（systemverilog）验证资料合集

1 ... 7 8 9 101112 13 14 15 ... 27 / 27 页下一页

返回列表发新帖

楼主: jerome555

[资料] SV（systemverilog）验证资料合集

发表于 2014-9-22 10:02:30 | 显示全部楼层

頂一下!感謝大大無私分享

回复支持反对

发表于 2014-9-30 14:56:45 | 显示全部楼层

挺多的，学习下

回复支持反对

发表于 2014-10-8 22:34:05 | 显示全部楼层

这么多实在是感谢

回复支持反对

发表于 2014-10-8 22:57:17 | 显示全部楼层

非常感谢

回复支持反对

发表于 2014-10-9 08:50:05 | 显示全部楼层

谢谢楼主

回复支持反对

随风而逝123

发表于 2014-10-11 20:41:58 | 显示全部楼层

强烈支持，谢谢啦

回复支持反对

发表于 2014-11-13 14:41:27 | 显示全部楼层

感谢分享！

回复支持反对

刘德华的练习

发表于 2014-11-14 13:42:13 | 显示全部楼层

感谢楼主

回复支持反对

发表于 2014-11-14 13:54:06 | 显示全部楼层

好多资料，谢谢分享~

回复支持反对

发表于 2014-12-14 21:03:46 | 显示全部楼层

谢谢楼主

回复支持反对

1 ... 7 8 9 101112 13 14 15 ... 27 / 27 页下一页

返回列表发新帖

手机版| 小黑屋| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号京公网安备:11010502037710 )

GMT+8, 2025-5-30 07:45 , Processed in 0.131012 second(s), 4 queries , Gzip On, Redis On.

eetop公众号

创芯大讲堂

创芯人才网

快速回复 返回顶部 返回列表