设为首页收藏本站

在线咨询切换到宽版

eetop公众号

创芯大讲堂

创芯人才网

快捷导航

搜帖子

EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › cadence IUS low power simulation guide

1 2 3 45 / 5 页

返回列表发新帖

楼主: wyyshaken

[资料] cadence IUS low power simulation guide

发表于 2012-2-10 19:33:28 | 显示全部楼层

没有心愿了等会发个资料给大家呵呵

回复支持反对

发表于 2012-3-12 21:53:22 | 显示全部楼层

have a look

回复支持反对

发表于 2012-4-27 00:09:56 | 显示全部楼层

正在学习

回复支持反对

发表于 2012-4-30 11:04:34 | 显示全部楼层

值得参考下，非常感谢！

回复支持反对

发表于 2012-4-30 16:24:16 | 显示全部楼层

非常實用
找好久了
感謝樓主分享

回复支持反对

发表于 2013-1-5 16:46:50 | 显示全部楼层

学习一下了

回复支持反对

发表于 2013-2-8 10:31:24 | 显示全部楼层

low power是大问题。

回复支持反对

发表于 2020-11-11 17:24:31 | 显示全部楼层

谢谢

回复支持反对

发表于 2022-5-8 09:56:55 | 显示全部楼层

谢谢

回复支持反对

1 2 3 45 / 5 页

返回列表发新帖

手机版| 小黑屋| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号京公网安备:11010502037710 )

GMT+8, 2025-5-29 00:46 , Processed in 0.131396 second(s), 2 queries , Gzip On, Redis On.

eetop公众号

创芯大讲堂

创芯人才网

快速回复 返回顶部 返回列表