芯片封装对ESD影响如何做静态检查

gratwo · 发表于 2025-4-28 11:14:47

还是要结合电路和版图一起看，才好定位问题

海研芯 · 发表于 2025-4-28 11:44:10

zhangyang370281 发表于 2025-4-28 10:58
能否咨询一下 JEDEC JS-001的测试方法关于IO2IO测试方法，IO2IO单对单Zap和IO2IO单对多Zap，都是允许的吗 ...

都是允许的

海研芯 · 发表于 2025-4-28 11:45:24

zhangyang370281 发表于 2025-4-28 10:58
能否咨询一下 JEDEC JS-001的测试方法关于IO2IO测试方法，IO2IO单对单Zap和IO2IO单对多Zap，都是允许的吗 ...

可以加V 详聊 13255555780

zhangyang370281 · 发表于 2025-4-30 14:38:06

gratwo 发表于 2025-4-28 11:13
diode反向击穿作为泄放通路吗？

还是diode+power clamp？

up_diode + down_diode + PowerClamp结构

weideshaya · 发表于 2025-5-3 22:24:16

nch FF 一般是p base浓度变低，breakdown电压变低，ESD能力变低。diode 的 p base (pwell) 画宽些，可能就好了。

gratwo · 发表于 2025-5-6 09:13:48

zhangyang370281 发表于 2025-4-30 14:38
up_diode + down_diode + PowerClamp结构

利用power clamp的话，可以做一个后仿真。可能会比较容易发现问题

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