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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › 硬件设计论坛 › 总线技术与高速接口 › 资料共享 › 1-wire总线verilog代码(with testbench)

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楼主: priorjack

[原创] 1-wire总线verilog代码(with testbench)

发表于 2018-12-26 15:28:02 | 显示全部楼层

谢谢！不过确实还少两个模块！

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发表于 2019-6-20 19:43:53 | 显示全部楼层

看看

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发表于 2024-1-21 22:07:11 | 显示全部楼层

thanks

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发表于 2025-2-14 17:30:36 | 显示全部楼层

谢谢

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发表于 2025-2-24 10:09:17 | 显示全部楼层

少两个rbit和wbit模块，还有上传么

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