CML latch如何实现三分频？

lgx0803

如题，想做一个工作在14GHz频率下的三分频电路，TSPC_D触发器的可以搭建，


但是速度不够，就想用CML做一个占空比50%的3分频器，但是按照N、P分开算输出

好像不太对，不知道该怎么办，希望大家帮帮忙。

搭建的这个在高频14GHz下是6分频（而且在低频下用TSPC实现的增加半个clk，即利用clk下降沿触发实现占空比50%的结构，在高频应用到CML中就变成增加了一个clk period了），低频2GHz下是四分频，下降沿触发也是增加半个clk。




是因为CML速度不够吗？或者说是因为利用了逻辑门导致传输速度慢，因为单纯的利用CML flipflop实现的二分频电路在14GHz下是可以实现的，不知道为什么…



重新算了一下好像outp2 = 110 outp1 = inp2 = 101 inp1 = 011需要异或门，把p端的或非门改为异或门之后发现速度不够，找了一篇论文有类似的功能的电路，但是本人看不太懂，希望大佬指教……

                               
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lgx0803

原帖在这里

CML latch如何实现三分频？ https://bbs.eetop.cn/thread-991647-1-1.html (出处: EETOP 创芯网论坛 (原名：电子顶级开发网)) 谢谢各位了

zhanweisu33

可以看下拉杂维的论文，14GHz现在已经可以通过CMOS来分频了，CML功耗还是太高了

elwin_huxr

见附件

lgx0803

   

zhanweisu33 发表于 2025-7-2 08:06
可以看下拉杂维的论文，14GHz现在已经可以通过CMOS来分频了，CML功耗还是太高了 ...

您好！可以把文章标题贴一下吗，我去搜了一下好像没搜到

lgx0803

   

elwin_huxr 发表于 2025-7-2 10:44
见附件

您好！附件收到，谢谢，大概阅读了一下发现是晶体管类型的，请问您有什么CMOS如何实现的见解吗？我需要做的是40nm制程的，感谢感谢

lgx0803

   

lgx0803 发表于 2025-7-2 15:36
您好！附件收到，谢谢，大概阅读了一下发现是晶体管类型的，请问您有什么CMOS如何实现的见解吗？我需要做 ...

具体实现方法我会仔细阅读以下，看看有什么启发的，再次感谢

zhanweisu33

A 20-GHz PLL With 20.9-fs Random Jitter