高精度pipeline sar设计求助

汪不了拉扎维

   目前在做一个高精度16biit pipe-sar，第一级sar9bit，整个两级做出了始终只有14bit，尝试用理想模块替换。已经单独尝试过的有理想比较器，结果没变化；理想级间量化，结果甚至13bit；底板BT采样信号所接采样管与底板CDAC时序切换开关为理想开关，没有变化，甚至略微下降0.3bit;第二级理想替代，下降1bit;

   神奇的来了，那天理想的模块还没有更换回去，我试着把CDAC包括CDAC所连接的所有开关以及CDAC电容阵列本身全部换成analoglib中的理想元器件，级间放大也换成veriloga理想的（第二级不更换）。。。就可以量化到15.8bit,懵了。然后我给级间放大换回自己的，精度又差不多14bit了。
    真心求前辈们交流指导，已经熬了很久的大夜了，完全想不通为什么啊，单独测试过MDAC的输出精度，有13bit，足够第二级量化的，如果是级间增益倍数的问题，我现在修改反馈变化增益精度也是在13-14bit变化。感觉还是第一级残差的问题？

汪不了拉扎维

自己顶一下

八肚妖

看频谱才好判断是啥问题

汪不了拉扎维

   

八肚妖 发表于 2025-6-30 10:05
看频谱才好判断是啥问题

x现在结果是这样

八肚妖

看不出明显的谐波，应该是其他问题。
可以试着往几个方向去debug：
1.采样，先看输入到ADC端的信号精度多少，会不会是仿真步长比较大导致仿真精度低（你有仿真到15.8位过，应该不是这个问题，但可以排除一下）；之后看CDAC上采样到的信号精度多少
2.第一级残差，你怀疑这个的话就用sample函数把第一级CDAC的残差打出来，看哪个点超出理论的残差范围了，如果这一步有问题就定位到那一次的量化过程，看为什么比较器判断或者是CDAC建立出错
3.级间放大器有没有线性度问题，残差小和残差大的时候出现不同的增益。单仿扫描放大器的输入幅度试试

汪不了拉扎维

   

八肚妖 发表于 2025-6-30 12:27
看不出明显的谐波，应该是其他问题。
可以试着往几个方向去debug：
1.采样，先看输入到ADC端的信号精度多少 ...

非常感谢前辈回答，我接着试一下；另外我觉得最有可能的是第三点，对不同残差放大增益不一样的问题，我是二级差分构成的开关电容放大电路，这种该怎么解决呢

八肚妖

具体到放大器晶体管的话能调整的地方就多了，说几个大方向上的：一个是级间增益和后级位数做折衷；第二个是运放输出级改成class-AB，线性度能上去；第三个就是最近几年都很火的ring-amp了，速度快摆幅大

汪不了拉扎维

   

八肚妖 发表于 2025-6-30 19:54
具体到放大器晶体管的话能调整的地方就多了，说几个大方向上的：一个是级间增益和后级位数做折衷；第二个是 ...

感谢前辈指点，我去试着改一改电路