PLL中frequency divider架構訂定請益

wawafishg · 发表于 2025-6-26 21:25:44

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各位前輩好

我目前正在進行一項輸出為MICS頻段（402–405 MHz）的PLL設計專題，這份專題希望以全類比方式實現整體架構。不過在決定架構的過程中Frequency Divider 的選擇出現了問題，根據近幾年的相關文獻，多數MICS頻段PLL設計中，Frequency Divider 幾乎都是以數位電路實現，然而，在我們的設計中由於無法進行混合訊號模擬與驗證，只能考慮全類比方式實現，此外，在我們的spec中有一個限制為tuning step，這樣的解析度對於類比控制方式而言實作上較為困難。故想請教各位前輩是否有相關paper或實作經驗曾經指出，在MICS頻段下，以類比方式實作Frequency Divider是可行的？

謝謝各位前輩