混仿时，config中只能识别到顶层的数字电路，子模块数字电路识别不到是为什么？

typhoon222 · 发表于 2025-6-27 14:43:30

happylly 发表于 2025-6-27 12:07
这几个cell的路径你include进去就行了啊

include到哪里？

LOKKA · 发表于 2025-6-30 16:25:04

verilog文件的话最好把所有需要的.v文件import到同一个library里，感觉你只是导入了top的代码文件而没有导入其内部调用子module的代码文件，可以检查一下

typhoon222 · 发表于 2025-7-1 15:08:15

LOKKA 发表于 2025-6-30 16:25
verilog文件的话最好把所有需要的.v文件import到同一个library里，感觉你只是导入了top的代码文件而没有导 ...

目前是这么做的

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