[求助] 部分input无时序报告，请问是什么原因？

发表于 2025-6-25 11:02:04 | 显示全部楼层 |阅读模式

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写了一个简单的模块，8bit计数器，valid表示有效，set为置位信号(为高时，输出置位data）。

约束文件里面已经约束了所有的input，但时序报告中却缺少data的部分，请问是为啥？
verilog代码：

约束文件

timing_report中只有valid部分

rtl

约束

timing_rpt

GMT+8, 2025-7-9 07:24 , Processed in 0.096314 second(s), 9 queries , Gzip On, MemCached On.

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