请教佬们一个ESD问题

gratwo

   

gratwo 发表于 2025-6-20 17:28
"PMOS功率管和NMOS功率管为了防止击穿都采用了ESD的画法", gate接地的NMOS也是 ESD rule吧。   第一：P功率 ...

放一下这两个n的版图看看，就知道了

huana

   

newlayout 发表于 2025-6-20 15:37
谢谢佬，豁然开朗，已把电阻加大，等待流片测试

这么草率的嘛，这么改前提是坏在了电阻哪里，不得先做热点看一下

IC_Spark

路径2在3.5kV下的压降减掉1V，然后除电阻值，得到的电流不能超过pmos走线能力，也不能超过电阻能力。

看工艺情况，non-silicide大概5mA/um

zhangyp

请问这个173欧姆的电阻用什么类型的电阻做啊？W/L是多少？如果是我，估计得选P-POLY电阻,一个方块大约350欧左右，那我W/L应该选用4U/2U, 请问这样可以吗？

起风了071

   

zhangyp 发表于 2025-6-26 21:44
请问这个173欧姆的电阻用什么类型的电阻做啊？W/L是多少？如果是我，估计得选P-POLY电阻,一个方块大约350欧 ...

ploy no salicide，算ESD LOOP压降，得到支路电流，除以单位宽度过流能力（5mA/um），得到W

qinyuwenzhu

   

newlayout 发表于 2025-6-20 15:38
这肯定不行，功率管尺寸太小，不能走上面的路径

1.80um的PMOS器件，走的是正向寄生二极管，不见得不行；2. 80um PMOS寄生的PNP开启电压高并且只有pin对电压打负压才会走PMOS，而且寄生的PNP Vt2是高的，真的可以切掉电阻试一试

zhangyang370281

   

newlayout 发表于 2025-6-20 15:37
谢谢佬，豁然开朗，已把电阻加大，等待流片测试

其实你设想的ESD通路是GGNMOS+Diode（通路2），所以需要避免ESD 电流走通路1（通路1的PMOS尺寸太小），但是实际ESD测试结果还是有ESD电流走了通路1（Poly 电阻烧毁），改进机制两个方面：1）继续增加通路1抗ESD的能力（比如增加电阻等）2）通路2的需要更快开启（这也是你失效原因），所以采用GCNMOS形式试试

newlayout

   

zhangyp 发表于 2025-6-26 21:44
请问这个173欧姆的电阻用什么类型的电阻做啊？W/L是多少？如果是我，估计得选P-POLY电阻,一个方块大约350欧 ...

POLY电阻可以但是2u感觉太细了，十几mA的电流可能就烧坏了

newlayout

   

zhangyang370281 发表于 2025-7-3 09:43
其实你设想的ESD通路是GGNMOS+Diode（通路2），所以需要避免ESD 电流走通路1（通路1的PMOS尺寸太小），但 ...

是的，目前已增大了电阻，以及加大了通路2的GGNMOS尺寸，GCNMOS话需要加电阻和电容，考虑到面积问题，就没有考虑。

zhangyp

那请问你这个173欧姆的电阻具体怎么做，主要想了解一下你W打算做多宽？还请问GGNMOS和GCNMOS比较，同样的MOS尺寸，GCNMOS的能力更强一点吗？是不是因为表面通过的电流会比MOS背面的寄生三极管的通过的电流更大吗？GCNMOS主要就是多一个电容和反相器吧，反相器面积很小，主要是那颗电容，可以到处塞到PMOS和NMOS的中间吗，因为正好大PMOS和大NMOS之间要多留一点间隔，防止LATCHUP，这样放中间不占用额外的面积，这样可以吗？