关于PLL中VCO输出接Buffer的问题。

Cridi · 发表于 2025-6-16 16:06:59

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看到一些电路里面都会在PLL的VCO后面接Buffer整形，但是Buffer在输出端引入的新的负载电容导致实际频率下降的问题该如何解决呢？有大佬知道吗

好不容易设计出频率范围符合指标的VCO然后仿真的时候由于这部分原因导致频率下降，大家都是怎么设计的呢，会考虑这部分的因素吗，又要怎么解决呢？

taocloud · 发表于 2025-6-16 16:56:46

开始做就要把负载电容考虑进去，特别是频率很高的时候。
怎么办？把这个考虑进去重新调整LC呗

Cridi · 发表于 2025-6-17 15:46:52

taocloud 发表于 2025-6-16 16:56
开始做就要把负载电容考虑进去，特别是频率很高的时候。
怎么办？把这个考虑进去重新调整LC呗 ...

好的

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[讨论] 关于PLL中VCO输出接Buffer的问题。