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楼主: 长江头TM

[求助] LDO受bonding线电感影响导致瞬态响应恶化

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发表于 2025-5-23 11:21:33 | 显示全部楼层
首先,你要搞清楚真实负载的变化率,一般模拟电路是不会那么快,数字电路的话倒是有可能变化很快但是也都是峰值电流。
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 楼主| 发表于 2025-5-23 21:58:49 | 显示全部楼层


   
nanke 发表于 2025-5-22 16:39
楼上说的意思是多打几根bonding线。多根线并行电感就减小了。 还有实际芯片工作的电流上升下降沿一般正常工 ...


感谢您的回复,我有进行级联仿真,在考虑2nH电感时,级联TDC时,输出电压都会出现±50mV的波动,级联PLL时,输出电压会出现±15mV左右的波动,因为TDC和PLL的工作频率达到的400MHz,所以虽然负载电流变化并不大,在10mA以内,但是边沿时间太快了,导致输出电压波动太大。
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 楼主| 发表于 2025-5-23 21:59:38 | 显示全部楼层


   
joeount 发表于 2025-5-23 08:43
#在这里快速回复#第一个仿真图里面,w/o 电感,输出电压变化才几mV,而电流上升时间只有100ps,好像不太现 ...


用的是片外电容的LDO,在不考虑电感的情况下,实现这样的瞬态响应也算正常吧
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 楼主| 发表于 2025-5-23 22:07:42 | 显示全部楼层


   
贾郑和 发表于 2025-5-23 08:55
你现在是单仿LDO,给这么大的瞬态抽电,抽电速度还这么快,很难没有问题,因为仿真条件太苛刻了。

提供 ...


感谢您的回复,我也开始做了级联仿真,结果如下。目前考虑的是1nH的电感,这样的结果对于PLL或者TDC来说是不能接受的。但是工程师说实际测试并不会这么严重。我的疑问是这样的结果和LDO本身设计的关系有多少呢,是不是主要是由这个电感去决定的呢?不论如何我也去优化环路带宽试一下。我目前去加decap电容的作用很小,需要加到1uF才有明显效果。最后想问下您这个电感一般最小考虑多大合适呢?
屏幕截图 2025-05-23 220201.png

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 楼主| 发表于 2025-5-23 22:09:12 | 显示全部楼层


   
lightnight 发表于 2025-5-23 11:21
首先,你要搞清楚真实负载的变化率,一般模拟电路是不会那么快,数字电路的话倒是有可能变化很快但是也都是 ...


您好,这个LDO是给400MHz的PLL和TDC供电的,确实有这么快的电流变化。
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 楼主| 发表于 2025-5-23 22:10:10 | 显示全部楼层


   
暖阳 发表于 2025-5-22 23:05
就是这个意思,可以vout的输出pad多设置几个,每个如果工艺允许的话可以打双线
...


好的好的,我明白您的意思了,如果考虑双pad,这个电感最小可以估计为多少呢?
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发表于 2025-5-23 22:30:44 | 显示全部楼层
其实准确说是bonding线的寄生,如果打双线,寄生电感基本上可以当做并联去处理,寄生电感减半
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 楼主| 发表于 2025-5-23 22:41:47 | 显示全部楼层


   
暖阳 发表于 2025-5-23 22:30
其实准确说是bonding线的寄生,如果打双线,寄生电感基本上可以当做并联去处理,寄生电感减半 ...


好的,不过我这样去考虑似乎也没什么用,最终封装的结果不能预测,只能估计一个大概了
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发表于 2025-5-24 20:39:59 | 显示全部楼层
don't be too worried about it.as you use pre layout netlist to do simulation,the peak current and peak time of diglital circuit is much worse than post layout.
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 楼主| 发表于 2025-5-26 15:16:06 | 显示全部楼层


   
chenximing 发表于 2025-5-24 20:39
don't be too worried about it.as you use pre layout netlist to do simulation,the peak current and pe ...


Thanks for your comment! You're right that pre-layout simulations often overestimate the peak current and timing of digital circuits due to the absence of parasitic resistance and capacitance.
However, in my case, the LDO is powering high-speed, analog-intensive blocks like PLLs and TDCs, which are highly sensitive to supply transients. When I include bonding wire inductance between the off-chip decoupling capacitor and the LDO output, I observe significant degradation in transient response, which could directly impact phase noise and timing resolution.
So while I understand the limitations of pre-layout accuracy, I think it's still important to address these parasitics early in the design, especially for noise-sensitive applications like this.

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