SAR ADC前仿真ENOB不理想

BluseZ

问题说明：8bit 40M Sps 的 异步SAR ADC，前仿真ENOB=6.7bit，目前不知道问题出在什么地方，求助大佬们。

仿真情况：栅压自举开关：差分保持相ENOB=14bit，采样相=7.6bit（我也不知道为什么要仿真采样相，上次同学让我仿真看一下。）
CDAC：利用Liu冗余技术（我发现一个问题我所有的CDAC权重加起来只有255,不是256？），计算逐次逼近电压与理论电压值会大概10mV差距。
比较器利用的是 PreAmp+Latch（StrongArm），未加入失调校准，利用Tran仿真噪声约为400uV（满足要求），失调我是两端差为1/2LSB，然后仿真看是否出错，仿真看下来是没问题的（因为不支持MC仿真，所以利用这个方法不知道可不可行）。
异步时钟是通过最基础的与非门比较器输出+延时得到。冗余纠正电路通过理论+验证过。
下面图片为，逐次逼近的过程和理想DAC的输出曲线。我取得输入信号是Fin=40M/512*13.
目前不知道从哪个地方进行优化？频谱上奇次谐波还是比较明显的，向大佬们求助，困扰很久了。

BluseZ

整体仿真没有带Tran noise，CDAC是没有失配的。

爱学习的小居居

可以先把栅压开关换成理想开关再跑跑看

AHU_小王

输入信号幅度是多少？DAC的VerilogA代码发出来看看你

模拟电路初学者

第一次DAC建立不太行，加大下驱动能力

BluseZ

   

爱学习的小居居 发表于 2025-5-20 17:25
可以先把栅压开关换成理想开关再跑跑看

尝试了，理想SW的采样相仿真ENOB=20.56，带入整体电路，ADC的ENOB=7.01bit，自举开关确实存在很大的影响，但是其他问题应该还存在。

BluseZ

   

AHU_小王 发表于 2025-5-20 17:39
输入信号幅度是多少？DAC的VerilogA代码发出来看看你

输入信号复位为 full scale * 90%， DAC verilog A 代码 使用的是本身库里的。

BluseZ

   

模拟电路初学者 发表于 2025-5-20 17:44
第一次DAC建立不太行，加大下驱动能力

好的，老哥，第一次确实建立的不是很好，我加大一下BUFFER尺寸试一下。

爱学习的小居居

可以把full  scale填到peak sat level里，可以看的更清楚

BluseZ

   

爱学习的小居居 发表于 2025-5-20 19:42
可以把full  scale填到peak sat level里，可以看的更清楚

peak sat level 一般不都是默认的嘛？这个是有什么讲究吗？我看论坛之前有帖子提到过这个，但是好像最后认为是默认0。