PCIE3.0 8Gbps 参考时钟JITTER仿真求助

baiyangyihao · 发表于 2025-5-7 16:04:05

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各位大佬，请教如下问题：

PCIE3.0 8Gbps 参考时钟JITTER 标准如下：

1. Max. 1ps RMS， 只是RJ吗？对应的TJ 峰峰值应该是多少呢？
2. 测量点是在CDR之后吗？
3. 对SIPI工程师，封装+PCB设计的要求应该是多少？如何仿真呢？
换句话说：如何设计/仿真封装+PCB以便满足max. 1.0 ps RMS规范要求？

哪位有类似的经验，请不吝赐教！！！

baiyangyihao · 发表于 2025-5-8 14:10:30

自己抢个沙发

soiee · 发表于 2025-6-9 17:49:11

1. 是RJrms，对应14.7 RJpp。

soiee · 发表于 2025-6-9 17:52:35

2. 是在CDR之前。

baiyangyihao · 发表于 2025-6-17 08:54:25

多谢回复，请问有啥依据吗？换句话说出处在哪呢？

1. 是RJrms，对应14.7 RJpp。
2. 是在CDR之前。

另外：第三点有啥建议呢？
3. 对SIPI工程师，封装+PCB设计的要求应该是多少？如何仿真呢？
换句话说：如何设计/仿真封装+PCB以便满足max. 1.0 ps RMS规范要求？

baiyangyihao · 发表于 2025-6-18 16:18:51

如果规范中指的是RJrms, 对应14.7ps P-P, 那么加上DJ， total jitter P-P将会很大啊，似乎不太合理啊？？？？

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