PLL

Daixishi1988215

   

骑着小猪看夕阳 发表于 2025-4-28 17:46
请问您，如果时间足够长后就算能够锁定，是不是也说明环路参数或者哪有问题呢？
...

如果时间长能够锁定，那说明环路参数是正常的，时间长主要还是相位关系，有的pll的设计里面会对锁定的初始相位关系进行处理，来避免这种情况的发生。

冲冲冲cc

可否分享一下VCO架构
另外CP的什么问题导致最后失锁，是CP电流有抖动吗？猜测你的CPPLL应该有一些额外的快速锁定的功能。

hehuachangkai

大概率是CP电流没有建立完毕

骑着小猪看夕阳

   

jeromescx 发表于 2025-5-3 21:02
我看论文里很少用cppll做这么高频

是的，其实我做的是一个SSPLL，CPPLL只是其中一部分

骑着小猪看夕阳

   

www_analog 发表于 2025-5-1 20:30
请教一下电荷泵什么问题会导致这样

我个人认为是时钟馈通太大了，因为我当时为了电流匹配良好把开关管设得很大

骑着小猪看夕阳

   

冲冲冲cc 发表于 2025-5-6 11:00
可否分享一下VCO架构
另外CP的什么问题导致最后失锁，是CP电流有抖动吗？猜测你的CPPLL应该有一些额外的快 ...

VCO就是传统的classF23 VCO加了一点小改动，

CP我个人认为是时钟馈通太大了
你猜测得很对，这个CPPLL只是用来辅助锁频的，我实际做的是一个SSPLL