cadence仿真短路是什么原因

牛马策划

小弟最近在做bandgap，像往常一样这样连接，不知为何这次仿真提示短路，是因为没有封装模块吗，之前的都封装了没有报错
Fatal error found by spectre during topology check.
    FATAL: The following branches form a loop of rigid branches (shorts) when added to the circuit:
        V0:p (from net011 to 0)

jx2016

PM0的栅源短接了

射命丸文文

这个错一般是某个节点的电位被多个电压源定义了，你查查原理图里还有没有别的源

acrofoxAgain

查看一下网表，可能还有其他的电压源。比如你的运放里面是不是也加激励了？这些问题，从网表看更容易一些。

牛马策划

   

jx2016 发表于 2025-4-10 16:55
PM0的栅源短接了

真的耶，大哥nb，看半天没看出来