ARM coresight ETF寄存器求助

shirelee

各位大佬，最近在学习ARM coresight，看的是SOC-600版本的，里面对ETF的一个寄存器有点儿疑惑。Formatter and Flush Control Register, FFCR（0x304）里面的bit10和bit9                                 登录/注册后可看大图 （1）bit10 TrigOnFl中说到的如果该flush是在ATB master端发起的，该功能将会失效。那么什么时候flush才会被master端发起呢？ 还是说只是该组件具有master接口就算master端？我觉得是当ETF配置为HWF模式的时候对他的下游算是master，然后下游发起的flush传递到他后，他再往上游发送flush时才会被算出由master端发起的flush，不知道这样理解是否正确？另外通过该配置产生的trigger event会有什么实际应用场景ne1，我目前好像只觉得他会多在ATB数据流中插入一个atid=0x7d和atdata=0x0罢了，还有别的应用场景吗？ （2）bit9 TrigOnTrigEvt中的意思是当收到上游发送过来的atid=0x7d和atdata=0x0时，自己在数据流中再插入一个trigger（我理解这个trigger依然是atid=0x7d和atdata=0x0），那他的应用场景有哪些呢？ 因为里面说到了只能在CB模式下该bit才会生效，那此时数据已经存储起来了，也只能当做一个数据来看了吧，还会引入什么别的功能吗？ 请各位大佬不吝赐教，感谢感谢~

shirelee

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silent_speak

一起讨论一下。1.ETF不同模式，我记得不同模式有不同存储能力，flush本质是将所有数据路径上缓存的trace数据都排空用的。所以MASTER口就是下游来的。2.trigger event这个需要结合CTI来看，有时候硬件上实现需要结合core来看。3，id未7D，可以搜索一下技术文档，有特殊含义。具体含义不记得了。好像是数据分段用的

shirelee

   

silent_speak 发表于 2025-4-25 17:39
一起讨论一下。1.ETF不同模式，我记得不同模式有不同存储能力，flush本质是将所有数据路径上缓存的trace数 ...

谢谢回复！
1.我这里测试的结论是假设A为上游，B为下游，且A为顶端不再有别的上游，那么B为发起flush的master，此时配置A中的TrigOnFl后，A收到了B发过来的flush请求并完成后会产生一个trigger event，好像与这一bit的描述不太符合？
2.我这边儿找到的含义是说，如果id=0x7d的时候，接收到这个数据包的其他组件可以认为此时自己收到了一个trigger event。我好奇的点是这时就算收到了一个trigger event，对于CB模式下的ETF组件又能够通过这个trigger event引发其他的什么功能呢？ CB模式本身已经是整条数据传输通路的重点了好像？还是说这里只是ARM留的一个口子，方便我们根据这个功能再加一些自己额外的设计？

silent_speak

   

shirelee 发表于 2025-5-30 14:38
谢谢回复！
1.我这里测试的结论是假设A为上游，B为下游，且A为顶端不再有别的上游，那么B为发起flush的ma ...

是的，我理解是一个口子，软件可以灵活用。硬件上，或许也可以用来做些其他操作的标志。

shirelee

   

silent_speak 发表于 2025-6-12 13:49
是的，我理解是一个口子，软件可以灵活用。硬件上，或许也可以用来做些其他操作的标志。
...

好的好的，谢谢大佬~