带宏单元的顶层导进cadence没有原理图

shuai_f · 发表于 2025-3-30 16:08:45

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本帖最后由 shuai_f 于 2025-3-30 17:00 编辑

icc出来后将gds和verilog导入cadence时候，发现top层没有原理图，但是top里例化的各模块有原理图，查看top层的functional发现里面也有例化macro的内容，还需要导什么宏单元相关的文件吗？

king-wa · 发表于 2025-3-31 14:57:47

GDS图的有问题

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