CPPLL锁定问题请教

骑着小猪看夕阳

如图电路算是一个CPPLL，模块基本做好了，VCO是用的Verilog-A代替的。
在验证他锁定的过程中，
1.为啥明明前面UP和DOWN信号的相位差比较小，后面相位差反而越来越大了？PFDCP的作用不应该是缩小VCO和FB信号的相位差吗？想问问可能是什么问题呢？
2.当DOWN信号脉宽大到一定程度后，DOWN信号又变小从头开始了？想知道这是因为频率和相位差太大导致锁不定吗？
3.有前面两个问题存在，感觉锁不定，恳请指教

yjj_123

是不是稳定性不够，振荡了，仿真时间使劲拉长是不是可以稳定

骑着小猪看夕阳

   

yjj_123 发表于 2025-3-27 14:24
是不是稳定性不够，振荡了，仿真时间使劲拉长是不是可以稳定

感谢回复！我试试，另外我想请问，稳定性怎么提升嗯？

yjj_123

   

骑着小猪看夕阳 发表于 2025-3-27 14:30
感谢回复！我试试，另外我想请问，稳定性怎么提升嗯？

做PLL，你得先建模确认环路参数，保证相位裕度60以上，建模的资料论坛里多的是，最好找些硕博论文看看，一般都有建模的内容

骑着小猪看夕阳

   

yjj_123 发表于 2025-3-27 14:46
做PLL，你得先建模确认环路参数，保证相位裕度60以上，建模的资料论坛里多的是，最好找些硕博论文看看， ...

谢谢！

AnalogRfArtist

环路带宽多少？仿真时间可能不够长；应该比较的是REF和FB的相位；锁相环会先经历先锁频后锁相的过程，会经历周期滑步的现象，所以DOWN信号又变小从头开始了是正常现象