PLL Charge Pump 問題

asd135 · 发表于 2025-3-20 22:55:09

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如題Q1 跟 Q4為UP DN的switch bias這邊省略
我用hspice跑每個W/L之後，在全部接起來之後，電壓全部都會跑掉
中間電壓沒有在VDD/2
那這樣是什麼問題
感謝

zhanweisu33 · 发表于 2025-3-21 08:44:30

在Q3Q4之间增加Vg4的防时钟馈通，在Q1Q2之间增加Vi的防时钟馈通，以及PMOS电荷上拉试试

asd135 · 发表于 2025-3-21 19:55:25

zhanweisu33 发表于 2025-3-21 08:44
在Q3Q4之间增加Vg4的防时钟馈通，在Q1Q2之间增加Vi的防时钟馈通，以及PMOS电荷上拉试试 ...

我是單純跑DC時發現偏掉不是做模擬時有問題

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