SAR ADC中的CDAC电平不稳定问题

纯新手 · 发表于 2025-3-20 14:34:59

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SAR ADC采用的Vcm-baesd时序，在单独仿真自举开关＋电容阵列时，电容上级板电压正确，在加上比较器（Double-tail比较器）之后，CDAC的输出变得不稳定，电平变化的时刻恰好是比较器的时钟沿，所以怀疑是比较器导致的；请问各位大佬这种情况的原因是什么，应该如何解决。
比较器电路尺寸和CDAC电平瞬态仿真结果如图
屏幕截图 2025-03-20 143109.png

Ethancf · 发表于 2025-3-20 15:27:49

比较器的kickback noise吧

tangyaoyun · 发表于 2025-3-20 16:53:52

你先换成理想的比较器试一下

纯新手 · 发表于 2025-3-20 20:18:13

Ethancf 发表于 2025-3-20 15:27
比较器的kickback noise吧

这个回踢噪声会对ADC的有效位数造成很大影响吗，我做的10位，仿出来只有5.6。

纯新手 · 发表于 2025-3-20 20:19:03

tangyaoyun 发表于 2025-3-20 16:53
你先换成理想的比较器试一下

好的，我试试

kwankwaner · 发表于 2025-3-21 10:27:39

加pre-amp

easeplain · 发表于 2025-3-21 17:19:27

纯新手发表于 2025-3-20 20:18
这个回踢噪声会对ADC的有效位数造成很大影响吗，我做的10位，仿出来只有5.6。
...

这个影响就太大了点，看看共模啥的是不是太弱了

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[求助] SAR ADC中的CDAC电平不稳定问题

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