关于前仿和后仿（提的是no RC）结果不同的问题

zz3476 · 发表于 2025-3-19 16:15:52

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仿的是折叠共栅共源加浮山class AB. 发现后仿中ac增益下降了很多，已经影响功能了。对比了仿真网表，只有源漏面积不同。想问下大家，这个会有很重要的影响吗？

把后仿电路中的电流镜电路替换成前仿的电路，ac增益就能恢复（网表显示是源漏面积恢复成前仿一样了）。想问下如何解决这个问题呢？（前仿已经仿了corner加温度，都没发现ac增益如此大幅度的下降）

mww12 · 发表于 2025-3-19 16:32:57

后仿提的网表是no RC，但是其它的寄生效应是存在的，比如LOD，WPE，失配等因素，会导致前后仿真结果不一致，优化版图应该就可以了

zz3476 · 发表于 2025-3-19 16:53:09

mww12 发表于 2025-3-19 16:32
后仿提的网表是no RC，但是其它的寄生效应是存在的，比如LOD，WPE，失配等因素，会导致前后仿真结果不一致 ...

那想问下前辈，具体应该如何调整呢？直接拉宽源漏区吗？我看两个MOS管并联的时候，器件的源/漏会自动在版图里叠在一起。

mww12 · 发表于 2025-3-19 16:57:39

把源漏分开试试

easeplain · 发表于 2025-3-25 11:44:22

源漏区加宽，PMOS的话和阱距离拉宽，或者边缘加dummy，应该都会与改善。
有可能cascode管进线性区了

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