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[求助] 亚采样锁相环SSPLL锁频问题

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发表于 2025-3-17 20:27:35 | 显示全部楼层 |阅读模式

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我正在验证SSPLL的FLL快速锁定环路的锁频功能，理论图如图1，实际电路连接如图2

单个模块测试功能都是正常的，接好FLL环路后，想跑trans看锁频的功能，但是这个结果好奇怪，如图3，从上到下分别是PFD的反馈信号，VCO，PFD的UP和DOWN
请问各位，这有可能是什么问题呢，我目前比较迷茫，不知道怎么下手，恳请大家解答

图1 原理图

图1 原理图

图2 电路连接

图2 电路连接

图3 trans仿真结果

图3 trans仿真结果
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