verilog导入cadence生成电路

超级人机 · 发表于 2025-3-11 17:51:51

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如题，请问大家verilog怎么导入cadence生成电路呢，感谢

sasasatori · 发表于 2025-3-11 18:50:57

calibre v2lvs把.v变成网表（需要是门级网表，RTL是不行的），然后网表通过cadence做import。详细步骤见我博客：https://www.cnblogs.com/sasasatori/p/17419517.html

Ecooq · 发表于 2025-3-11 19:47:21

前辈也没解决问题吧

六山小子 · 发表于 2025-3-11 19:48:53

Virtuoso CIW->File-Import->Verilog In

超高校级摸鱼王 · 发表于 2025-3-12 00:26:26

四楼正解

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