FLL锁频环的开环(闭环)幅频特性曲线怎么仿真

傒苏

   

chen867595178 发表于 2025-2-21 15:10
求大佬提供一点锁频环FLL的资料 - Analog/RF IC 设计讨论 - EETOP 创芯网论坛 (原名：电子顶级开发网) -
...

感谢感谢

chen867595178

   

smsir123 发表于 2025-2-21 15:56
pss+pstb就可以仿

太感谢啦，确实可以用pss+pstb仿真，仿出来闭环传输函数，但是仿真出来有点奇怪，相位从0度上升然后下降，但是实际上相位应该是从180滚降的，稍微改一下电路又能仿真出来了，好奇怪。

smsir123

   

chen867595178 发表于 2025-3-10 14:49
太感谢啦，确实可以用pss+pstb仿真，仿出来闭环传输函数，但是仿真出来有点奇怪，相位从0度上升然后下降 ...

我之前也是这样，半个周期半个周期改tstab时间，有时候就是从0开始，有时候就是从180°开始。

胡安喜

博主您好，我最近也在仿真FFL,但是遇到一个不理解的问题，我运放的输出只有几十个uV的波动了，但是输出的时钟频率还是抖得厉害。会是Vi-那个位置不够稳的原因吗，我那个位置因为时钟耦合，会有接近1mV的毛刺。我正在仿真验证中

chen867595178

   

胡安喜 发表于 2025-3-16 13:38
博主您好，我最近也在仿真FFL,但是遇到一个不理解的问题，我运放的输出只有几十个uV的波动了，但是输出的时 ...

是环路不稳定嘛？还是说仿真精度的问题，仿真的精度应该也会导致仿真出来的频率抖动

chen867595178

   

smsir123 发表于 2025-3-11 10:36
我之前也是这样，半个周期半个周期改tstab时间，有时候就是从0开始，有时候就是从180°开始。
...

我已经放弃用pss+pstb来仿真了，我尝试了好多方式去调收敛性，都没什么用。现在就是用开环仿真，VCO-FVC用pss+pac的方式来仿真（工作频率要调整到闭环输出的频率），op用ac的方式来仿真，将他们的波特图相加就得到开环传输函数波特图。（PS:论文里面给的也是开环传输函数的波特图，我猜他也仿不出来）

胡安喜

   

chen867595178 发表于 2025-3-17 09:19
是环路不稳定嘛？还是说仿真精度的问题，仿真的精度应该也会导致仿真出来的频率抖动 ...

我现在想明白了，环路是稳定的，时钟的抖动应该是源自于热噪声的影响，FLL环路没有办法抑制VCO高频的噪声，所以时钟还是会有抖动