亚稳态探讨

maoqiu

   

erwang 发表于 2025-5-27 17:18
请教大佬，问个相关的，spi client端，读取sclk信号时，为什么都没有考虑过亚稳态问题啊，百思不得其解
按 ...

绝大部分的设计，都不是用SPI时钟直接工作。

SPI协议规定的是片间对接时序，内部实际的处理逻辑，可以使用更高频的时钟来对SPI接口时钟/数据做采样处理。
即：实际片内逻辑把SPI_CLK当成了数据，只是检测其跳变沿，作为标定对SPI_DATA采样的时刻而已。

少数设计是直接使用SPI clk来做逻辑工作时钟，此场景下是依靠STA来保证不会有异步问题。采样窗口预留要根据协议/环路时序budget分析清楚，准确约束IO input/output delay。

zmyking

这种想法很好，其实质也是用2级FF想要达到的，即消除亚稳态的传播。亚稳态在驱动多个FF时，有可能导致不同的FF识别成不同的值，导致逻辑错误，这是本质原因。