v2lvs生成cdl端口没有in/out属性，转schematic后全为输入

Patrick0809

v2lvs生成cdl端口没有in/out属性，看了下v2lvs -h 里面所有的选项好像都没有是关于给端口添加输入输出选项的。
例：.SUBCKT por_sync por clk rst_n


转schematic后端口全为输入，只有默认模块第一个端口为output。只能在virtuoso中手动修改。


请问这个有什么好的方法解决吗？

超级人机

请问您解决了吗

Patrick0809

   

超级人机 发表于 2025-3-21 16:06
请问您解决了吗

没有，放弃那种数模混合的仿真方法了，lvs就直接拿spi和gds比对，数模混仿就直接用Verilog包symbol。