异步SAR逻辑时序疑问

白夜之痕

在网上看到一个关于异步SAR逻辑时序的帖子，一直不懂，为什么异步的CDAC建立要等到VALID传到CLK1再传到D1才开始建立，直接从CLK1开始建立或者等VALID 一出，就建立不是更快吗？

白夜之痕

原贴链接是这个https://blog.csdn.net/qq_41545745/article/details/130086360

DT27

CDAC必须要根据比较器输出结果来切换开关，如果不等D1採完比较器输出结果，那你的CDAC不就都在乱跳?

白夜之痕

   

DT27 发表于 2025-2-10 16:42
CDAC必须要根据比较器输出结果来切换开关，如果不等D1採完比较器输出结果，那你的CDAC不就都在乱跳? ...

D1是不是这个图里没画出来，我看错了，我之前以为这里面的CLK2就是D1

DT27

   

白夜之痕 发表于 2025-2-10 17:59
D1是不是这个图里没画出来，我看错了，我之前以为这里面的CLK2就是D1

图片下半部份有画出D1，旁边文字描述想强调的是CLK1以及D1之间的时间延迟 t6，CLK2理论上会是在更后面才出现

爱咋咋come

理论上是可行的，但是比较器的输出有两种，一种是0/1（比较)，另一种是1/1(复位），那么Valid信号会有0和1两种，因此不能让比较器的复位信号对CDAC有影响，所以后边会有一个D触发器把比较阶段的结果存储下来；D触发器之后才会经过一个结构来把CDAC置为成Vref或者AGND