【求助】DC综合的Verilog网表导入到virtuoso电源地线浮空

Konata_Lin · 发表于 2025-1-29 13:58:41

本帖最后由 Konata_Lin 于 2025-1-29 21:59 编辑

我将DC综合出来的Verilog网表文件导入Virtuoso后发现电源和地线均浮空了，有没有什么办法能一键连上或者在Design Compiler里头解决呢？求助

CCHENGW · 发表于 2025-1-29 13:58:42

virtuoso里面全选再按空格可以自动补全端口；

CCHENGW · 发表于 2025-1-30 21:03:35

floating的原因可能是综合的时候没有确定电源和地的名称

Konata_Lin · 发表于 2025-2-1 11:58:11

CCHENGW 发表于 2025-1-30 21:02
virtuoso里面全选再按空格可以自动补全端口；

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