后仿真tie住信号变高阻问题

张奇 · 发表于 2025-1-13 11:27:08

在前仿中看到一些tie0或tie1的信号，在后仿里直接变成高阻态了，但是仿真过了，这是啥原因？感觉是被优化掉了，因为网表里例化模块的时候tie住的信号没有了，这个是怎么个过程啊？

mgc455 · 发表于 2025-1-13 11:27:09

就是综合的时候优化了，假设里面的逻辑时一个信号A & 这个输入端口，如果输入端口接1，这个逻辑就变成了A，就不需要这个输入端口了，此时在网表里面这个端口也就浮空了

jinfeier · 发表于 2025-1-14 16:29:43

mgc455 发表于 2025-1-14 16:25
就是综合的时候优化了，假设里面的逻辑时一个信号A & 这个输入端口，如果输入端口接1，这个逻辑就变成了A， ...

DC如何设置不进行常量的优化呀

张奇 · 发表于 2025-1-15 11:24:19

mgc455 发表于 2025-1-14 16:25
就是综合的时候优化了，假设里面的逻辑时一个信号A & 这个输入端口，如果输入端口接1，这个逻辑就变成了A， ...

一语顿悟了

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