PTPX测得的clock_network占比特别大

紫昂跑得很快 · 发表于 2025-1-9 21:13:39

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对一个片上网络设计进行DC综合，使用vcs进行门级仿真得到fsdb文件，再将fsdb文件和综合得到的网表送到PTPX中进行功耗测试，得到的结果显示clock_network的功耗占比达到了99%，而且都是动态短路功耗，DC综合时用到的是理想时钟，求助大佬这是什么原因导致的。
查看反标的情况发现top模块所有的输入输出端口都会报错，如图2。但是内部的所有结点反转率都标上了（感觉反标这个影响应该不大吧），第三张图是我的反标报告。
求助大佬为什么会出现这种clock_network占比非常大的情况？
我的设计中用到了许多reg，反而功耗占比中寄存器的功耗并不大，主要都被clock_network的功耗掩盖了。

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紫昂跑得很快 · 发表于 2025-1-9 21:15:39

第三章图放不上去了，反标报告都挺正常的，显示100%都被反标了

星光的世界 · 发表于 2025-3-19 17:14:09

gating 切换频繁？

ljianlin · 发表于 2025-3-19 17:29:29

综合后的网表连时钟树都没有长，ptpx 报功耗误差太大，没有什么意义，通常都是PR之后的网表，STA过了，然后后仿得到fsdb, 再用ptpx报功耗才准确

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