FPGA原型等效mcu，rcc时钟分频如何等效？

john.jiang · 发表于 2024-12-10 11:34:57

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想问个问题，FPGA原型等效MCU，除了sram，flash需要额外等效处理，比如mcu中rcc中时钟源很多分频，需要手动分频还是用FPGA内部的pll资源去等效或者原语去等效啊？

hxy2018 · 发表于 2024-12-10 14:07:00

fpga内的clock资源是有限的，一般用pll去生成，或者分频的clock做convertion转到ce上，这样就减少了clock数量。可以手动创建clock，然后让fpga去综合及优化

john.jiang · 发表于 2024-12-10 16:31:23

hxy2018 发表于 2024-12-10 14:07
fpga内的clock资源是有限的，一般用pll去生成，或者分频的clock做convertion转到ce上，这样就减少了clock数 ...

“分频的clock做convertion转到ce上” 这个具体是如何实现呀，大佬可以具体说下嘛

hxy2018 · 发表于 2024-12-11 11:24:28

john.jiang 发表于 2024-12-10 16:31
“分频的clock做convertion转到ce上” 这个具体是如何实现呀，大佬可以具体说下嘛
...

例如2分频电路，原始的netlist是div clock出来接下一级FF的C。现在是orig clock直接接下一级FF的C，将2分频电路逻辑等效转到CE上去，这样只有一个clock, FF的ce上来控制哪些clock沿有效，可以跑下eqcheck, 这样就保证原来的function一致.

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