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[求助] Cadence上VerilogA建模

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发表于 2024-12-3 12:05:23 | 显示全部楼层 |阅读模式
悬赏10资产未解决
VerilogA有两个moudle，一个顶层的，一个底层的(底层进行实例化)
用顶层在调用底层后虽然编译无误，但仿真结果错着。现在不清楚是调用有误还是程序书写有误
求大佬解答，不胜感激

这是顶层moudle代码

这是顶层moudle代码
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