Xilinx的DDS IP核的RTL代码，一般从哪可以得到？

helimpopo · 发表于 2024-11-13 21:03:29

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FPGA里面是黑盒子，RTL一般找谁可以拿到？

轩辕志瑜 · 发表于 2024-11-13 21:18:32

本帖最后由轩辕志瑜于 2024-11-14 23:04 编辑

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轩辕志瑜 · 发表于 2024-11-13 21:22:23

补充内容 (2024-12-30 22:00):
这是解密xilinx自带ip核的

helimpopo · 发表于 2024-11-14 08:45:47

轩辕志瑜发表于 2024-11-13 21:22

verilog的有吗？DDS Compiler模块的

轩辕志瑜 · 发表于 2024-11-14 13:57:59

helimpopo 发表于 2024-11-14 08:45
verilog的有吗？DDS Compiler模块的

只有vhdl的，但你可以转换成Verilog或者直接综合成网表调用

helimpopo · 发表于 2024-11-14 14:40:20

轩辕志瑜发表于 2024-11-14 13:57
只有vhdl的，但你可以转换成Verilog或者直接综合成网表调用

可不可以分享一下呢？

liuguangxi · 发表于 2024-11-14 15:13:18

其实DDS这种模块自己RTL代码写一个也不算太难

helimpopo · 发表于 2024-11-14 16:04:00

liuguangxi 发表于 2024-11-14 15:13
其实DDS这种模块自己RTL代码写一个也不算太难

xilinx的是两级泰勒展开，能显著降低ROM容量同时保持很高的频率分辨率

liuguangxi · 发表于 2024-11-14 16:44:34

helimpopo 发表于 2024-11-14 16:04
xilinx的是两级泰勒展开，能显著降低ROM容量同时保持很高的频率分辨率

算法具体的实现原理在Datasheet以及论文上都能够查到，本身不存在什么秘密。

helimpopo · 发表于 2024-11-14 17:22:54

liuguangxi 发表于 2024-11-14 16:44
算法具体的实现原理在Datasheet以及论文上都能够查到，本身不存在什么秘密。
...

说这些，你帮我写一个行不？Datasheet也只是说一个大概。

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