Verilog 模块复用求助

wjdb3

比如有一个复用模块，在某个例化时需要添加一两个input/output端口，内部多一些逻辑。能否实现只写一个verilog文件，在例化时通过parameter传参实现区别呢？
内部逻辑可以通过generate实现，但端口的部分怎么实现？还是端口全部申明，不用的例化时悬空不管？

zjwsh001

用“·define XXXXXXX”,定义一个宏，然后通过·ifdef  --- `endif;

wjdb3

   

zjwsh001 发表于 2024-11-13 14:19
用“·define XXXXXXX”,定义一个宏，然后通过·ifdef  --- `endif;

用define的话，所有例化的该模块的不都有可能会识别到该define吗

zjwsh001

   

wjdb3 发表于 2024-11-13 14:37
用define的话，所有例化的该模块的不都有可能会识别到该define吗

那就output 信号赋值为0，调用模块的时候省略不用的接口：
parameter CS = 1 ,

input   i,
output  j,

generate
    if(CS == 1)begin
        xxxx
    else begin
        assign j = '0 ;
    end

endgenerate

harry_hust

这些端口涉及的逻辑需和其他逻辑的耦合度低；
然后，不用这些端口的 instance 的 input 给常值，output floating；
在综合的时候，连了信号的模块逻辑会保留，没连的相关逻辑会被综合优化掉。

kk316

这例化时端口数量就是固定的，parameter 传进去给哪里看呢？