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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › Analog/RF IC 设计 › Analog/RF IC 设计讨论 › ADC的trise tfall tdel设置
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查看: 1005|回复: 6

[原创] ADC的trise tfall tdel设置

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发表于 2024-10-16 09:00:04 | 显示全部楼层 |阅读模式

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小白最近在学习DAC遇到一些问题，求大佬指点一下。用veriloga写的11bit理想ADC+理想DAC，在ADC输入端给的ramp wave，
1. ADC的参数trise tfall tdel与DAC的trise tfall tdel有什么关系？应该根据什么指标来设置这三个参数？

2. ADC的vtrans_clk与DAC的Vtrans的区别
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 楼主| 发表于 2024-10-16 09:12:16 | 显示全部楼层
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 楼主| 发表于 2024-10-16 09:15:06 | 显示全部楼层
https://bbs.eetop.cn/thread-904098-1-1.html
veriloga代码参考的这个
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发表于 2024-10-16 09:54:32 | 显示全部楼层
1.没什么关联，trise，tfall tdel只是引入一个信号变化的延时，给一个恰当值就行（电路里一般trise，tfall是几百ps级，tdel看电路结构，可以给成与时钟周期相关），时钟信号读取ADC输出的时候取在稳定的地方就行2.一样的意思，表示判断时钟信号高低的阈值
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 楼主| 发表于 2024-10-16 10:06:28 | 显示全部楼层


   
appler79 发表于 2024-10-16 09:54
1.没什么关联，trise，tfall tdel只是引入一个信号变化的延时，给一个恰当值就行（电路里一般trise，tfall ...


佬，那我模拟理想瞬态响应，是不是可以把这三个参数都设置的非常小呀(比如都给1ps)
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发表于 2024-10-16 11:00:37 | 显示全部楼层


   
vannylee 发表于 2024-10-16 10:06
佬，那我模拟理想瞬态响应，是不是可以把这三个参数都设置的非常小呀(比如都给1ps)
...


  对，理想仿真，没影响
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dxwn
发表于 2024-10-16 11:01:24 | 显示全部楼层
我认为默认即可 不用填
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