DC综合时出现timg loop警告，紧急求助....

15971239608 · 发表于 2024-9-27 11:49:25

寄存器的Q端到CLK端

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温柔阴影 · 发表于 2024-9-27 13:38:49

dc报的没问题，这么写时钟都不稳定，时序算不了

15971239608 · 发表于 2024-9-27 13:44:10

温柔阴影发表于 2024-9-27 13:38
dc报的没问题，这么写时钟都不稳定，时序算不了

怎么说能具体点吗？

flyskyseu · 发表于 2024-9-27 14:10:16

把cycle_cnt_6用寄存器打1拍，就没有loop了

15971239608 · 发表于 2024-9-27 14:12:25

flyskyseu 发表于 2024-9-27 14:10
把cycle_cnt_6用寄存器打1拍，就没有loop了

打一拍，没有loop，这是肯定的

15971239608 · 发表于 2024-9-27 14:15:20

本帖最后由 15971239608 于 2024-9-27 17:17 编辑

加不加dft_mode 的mux，dc综合都报timing loop，我之前搞错了

upsidedown · 发表于 2024-9-27 17:01:34

15971239608 发表于 2024-9-27 14:15
不加dft_mode 的mux，dc综合也不报timing loop

dft_mode这个信号哪来的是io还是这个时钟驱动的触发器？

15971239608 · 发表于 2024-9-27 17:18:30

upsidedown 发表于 2024-9-27 17:01
dft_mode这个信号哪来的是io还是这个时钟驱动的触发器？

io，我前面搞错了，和加不加这个mux没有关系

温柔阴影 · 发表于 2024-9-27 17:19:48

假设dft_mode 一直为0，tcadc_rso_reg为1，且当前cycle_cnt_6为1，这个时候时钟就是clk_cadc,来了一个上升沿，导致半个周期后cycle_cnt_6变为0了，这个时候不就又来一个上升沿吗。一个周期里面两个上升沿怎么算timing呢？

温柔阴影 · 发表于 2024-9-27 17:20:40

15971239608 发表于 2024-9-27 13:44
怎么说能具体点吗？

假设dft_mode 一直为0，tcadc_rso_reg为1，且当前cycle_cnt_6为1，这个时候时钟就是clk_cadc,来了一个上升沿，导致半个周期后cycle_cnt_6变为0了，这个时候不就又来一个上升沿吗。一个周期里面两个上升沿怎么算timing呢？

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