SAR ADC中Vcm based DAC权重问题，是否是因为电容漏电

zucilam · 发表于 2024-9-9 00:14:03

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最近在做12位的SAR ADC，但是发现越接近满摆幅，有效位数会突然骤降至6bit。瞬态仿真发现在最高的输入信号时，12次比较之后甚至无法达到共模。但把DAC的电容换成理想电容后就能达到11.3bit了。大概是第一次比较VN和VP上升或下降的电荷就不够，但后面的上升和下降的电压值都是前一次的二进制关系，所以和共模越差越多，最后无法达到。
不知道应该考虑哪里的问题，请问是切换开关的信号部分漏电了吗？

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shanglingli · 发表于 2024-10-24 15:19:29

你好，请问你的问题解决了吗？最近我也碰到了这个问题

w453 · 发表于 2024-10-24 15:39:40

你这个时钟馈通好像没有啊，使用静态预放大器了吗

神仙鱼 · 发表于 2024-10-26 15:06:52

你是上极板采样吧？寄生电容会导致量化范围的减小 Ci/Ctot => Ci/(Ctot+Cp)，因此输入接近满摆幅时会出现严重失真

zucilam · 发表于 2024-11-26 16:14:11

w453 发表于 2024-10-24 15:39
你这个时钟馈通好像没有啊，使用静态预放大器了吗

是的，请问怎么看出来没有的呀？没有突然跳变吗？

w453 · 发表于 2024-11-26 23:15:52

zucilam 发表于 2024-11-26 16:14
是的，请问怎么看出来没有的呀？没有突然跳变吗？

你的问题解决了没？
其次，你说的这个问题，如果比较器直接是动态的话，他的时钟馈通是十分明显的，就是你说的，在比较器时钟有效沿会有明显的跳变

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