关于奇数分频50%占空比的分频器的SDC时钟约束

任大大

我们都知道，设计50%占空比的分频器都是由一个时钟上升触发器和一个由下降沿触发器经过组合逻辑产生的。
上升沿触发器生成时钟为div1
下降沿触发器生成时钟为div2
然后将div1与div2经过异或处理产生div信号。

                               
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已知div1时钟约束为

create_generated_clock -name DIV1CLK [get_pins div1_reg/Q] -source  [get_ports clk] -divide_by 2

已知div2时钟约束为

create_generated_clock -name DIV2CLK [get_pins div2_reg/Q] -edges {2 4 6}  -source  [get_ports clk]

请问
经过异或之后产生的div_xor该怎么写SDC约束 ?

zero_0

create_generated_clock -name div_xor_clk [get_pins CKXOR2DOHVT_div_num/Z] -source  [get_ports clk] -divide_by 1

任大大

   

zero_0 发表于 2024-8-22 15:26
create_generated_clock -name div_xor_clk [get_pins CKXOR2DOHVT_div_num/Z] -source  [get_ports clk] - ...

感谢回复，很疑惑，这样写在spyglass上的SDC check上面会产生报错，不知道是不是工具的问题。

                               
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出尘入世

可以考虑用-edges的方式generate

任大大

   

出尘入世 发表于 2024-8-23 08:51
可以考虑用-edges的方式generate

感谢回复，用-edges的方式，也会有同样的报错，奇偶分频最低是1分频，也就是-edges 123,但是工具报错，显示246是对的

moe2977

CDC检查吗？可以set_parameter clock_reduce_pessinisim "+stop_derived_at_random_logic"
再在异或门输出定义源为clk的衍生时钟

Blando

可以试试用-edges的方式直接generate
假设你的clk是cell pin过来的:U666/Q
create_generated_clock -name div_xor_clk  -source [get_pins U666/Q] -master_clock clk -edges {1 4 7} [get_pins CKXOR2DOHVT_div_num/Z]