spyglass cdc reset_sync02

Petra6

请问spyglass做cdc时，遇到reset_sync02问题需要解决吗？
具体情况是，使用了DW库的DW_fifo_s2_sf模块，这个模块只有一个reset口，所以把两个rst_n信号&了接进去了，有什么解决方法吗？

                               
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zhaohx_1208

DW_fifo_s2_sf 是双时钟同步FIFO，clk_push与clk_pop 应该属于同一时钟域


因为 DW_fifo_s2_sf 的rstn接了”rst_n1 & rst_n2“，逻辑与后的复位未经过异步复位同步释放，所以才报了 reset_sync02 的问题

解决方法：DW_fifo_s2_sf 只接 rst_n1 或 只接  rst_n2 即可；刚用我本地的cdc环境试过了，只要 clk_push 与 clk_pop 是同一时钟域且复位做了同步释放，便不会有error

Petra6

   

zhaohx_1208 发表于 2024-8-19 15:55
DW_fifo_s2_sf 是双时钟同步FIFO，clk_push与clk_pop 应该属于同一时钟域

感谢

Petra6

   

zhaohx_1208 发表于 2024-8-19 15:55
DW_fifo_s2_sf 是双时钟同步FIFO，clk_push与clk_pop 应该属于同一时钟域

异步时钟要用DW_fifo_2c_df模块吗？

zhaohx_1208

   

Petra6 发表于 2024-8-19 18:26
异步时钟要用DW_fifo_2c_df模块吗？

是的，DW_fifo_2c_df 是异步FIFO，详情可以看 designware 的文档

harry_hust

   

zhaohx_1208 发表于 2024-8-19 15:55
DW_fifo_s2_sf 是双时钟同步FIFO，clk_push与clk_pop 应该属于同一时钟域

这个说法有误。

这个IP的两个时钟完全是独立的，是可以纯异步时钟的。
这个IP强调的同步，是指其输出的信号都是各自 clock domain 寄存器输出的。
对于复位问题的解释是对的，这个异步 FIFO 只需要慢时钟 clock domain 的复位即可，推荐是要至少保持 3拍。

zhaohx_1208

   

harry_hust 发表于 2024-8-20 10:37
这个说法有误。

这个IP的两个时钟完全是独立的，是可以纯异步时钟的。

是的，详细看了designware的文档，这个两个时钟可以是独立的异步时钟，这一点讲错了


另外文档上还提到，因为clk_push时钟域下的输入时序比较严格（eg：push_req_n），所以推荐 rst_n 在 clk_push时钟做同步释放，且 rst_n 至少保持clk_push、clk_pop中较慢的3个时钟周期