clk mux怎么约束

scutlee

                               
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假如C1，C2只有一个是clk那该如何约束？？？
另外有一个控制信号来决定C1和C2哪个是时钟信号？

任大大

C1 C2为什么只有一个是clk

scutlee

   

任大大 发表于 2024-8-16 10:11
C1 C2为什么只有一个是clk

port复用，端口哪个是clk哪个是data是不确定的，但输出是确定的。

任大大

   

scutlee 发表于 2024-8-16 14:35
port复用，端口哪个是clk哪个是data是不确定的，但输出是确定的。

当reg的CK端都是要约束的

scutlee

   

任大大 发表于 2024-8-16 17:07
当reg的CK端都是要约束的

那我是要create 两个clock？

任大大

   

scutlee 发表于 2024-8-19 11:03
那我是要create 两个clock？

还是不清楚你的设计是什么样的,

无夕之风

只有一个是时钟？另外一个是数据？？  

upsidedown

意思应该是两个pad，有可能pad1是时钟，pad2是数据，也可能pad1是数据，pad2是时钟？可以按照图上示例进行约束，创建两个波形一样的时钟并设逻辑互斥（如果对mux的sel设置set_case_analysis（1或者0都可以）可以提高综合速度）。如果mux前面的没有被驱动的其他cell也可以在mux输出pin创建一个时钟。

flyskyseu

在两个源头分别create一个clock，然后在mux输出端set_clock_groups -physically_exclusive

upsidedown

   

flyskyseu 发表于 2024-9-3 16:23
在两个源头分别create一个clock，然后在mux输出端set_clock_groups -physically_exclusive

在mux输出设置互斥就要在mux输出端创建时钟。在源头创建时钟就直接对两个group设置互斥。