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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 后端设计 › 后端讨论区 › 时钟树balance问题
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[求助] 时钟树balance问题

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纸鸢Ame
发表于 2024-8-14 10:15:16 | 显示全部楼层 |阅读模式

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各位大佬好，小弟的设计中有一个上升沿发数据和下降沿采数据的时序路径，现在CTS后发现两个reg上的propagated delay差距过大导致setup violation，请问这种情况需要如何处理？工具（ICC）是已经自动balance了吗？谢谢

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